两位图灵奖得主万字长文：新计算机架构，黄金十年迸发！

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新智元报导

来历：cacm.acm.org

新智元编辑部

【新智元导读】图灵奖得主、核算机体系结构宗师David Patterson与John Hennessy以为，未来将是核算机体系结构的黄金十年。最新一期的ACM通讯上刊登了两人合著的论文《核算机体系结构的新黄金年代》，论述核算功用怎么完结再一次飞升。

核算机体系结构将迎来一个新的黄金年代！

2017年3月，核算机架构范畴两位巨星级人物David Patterson与John Hennessy在斯坦福大学宣告讲演时如是说。

其时，Hennessy最闻名的title是斯坦福大学上一任校长，而Patterson则是伯克利的退休教授。他们1990年合著出书的《核算机体系架构：量化研讨办法》被誉为范畴“体系结构圣经”，培育和辅导了很多处理器规划人才。

John Hennessy(左) 和David Patterson 拿着他们合著的《核算机体系架构：量化研讨办法》，相片的拍照时刻大约是1991年。来历：ACM

其时，由GPU推进的深度学习浪潮已然鼓起，谷歌推出了TPU，AI芯片创业公司树立，芯片商场群雄并起，连做软件的人都能感到从硬件职业迸宣告的热气。

很快，一年后，现已出任谷歌母公司Alphabet董事长的Hennessy和现已参加谷歌TPU团队的Patterson又站在了一同，这次是为了留念他们一起荣获2017年的图灵奖。

他们的图灵奖讲演标题叫做《核算机体系结构的新黄金年代》(A New Golden Age for computer Architecture)，两人回忆了自20世纪60年代以来核算机体系结构开展前史，并展望人工智能为核算机架构规划所带来的新的应战和时机。

在那次的图灵讲演中，David Patterson与John Hennessy还说到了软件规划也能为核算机硬件架构带来创意，改进软硬件接口能为架构立异带来时机。“在摩尔规律走向结尾的一起，体系结构正在闪烁新的生机——以TPU为代表的范畴特定架构 (Domain Specific Architectures, DSA) 鼓起，但CPU、GPU、FPGA依然有用武之地，终究，商场会决议胜者。

2019年2月出书的Communications of the ACM，刊登了两人的署名文章“A New Golden Age for computer Architecture”，在图灵讲演的根底之上进一步完善思维，并用文字将他们的洞见愈加明晰地呈现。

“核算机体系结构范畴将迎来又一个黄金十年，就像20世纪80年代咱们做研讨那时相同，新的架构规划将会带来更低的本钱，更优的能耗、安全和功用。”

下面是新智元对文章的编译。

不能紧记曩昔的人，必定重蹈覆辙。

——George Santayana，1905年

软件经过称为指令集架构（ISA）的词汇表与硬件完结交互。在20世纪60年代初，IBM共推出了四个互相不兼容的核算机系列，每个核算机系列都有自己的ISA、软件仓库和输入/输出体系，别离针对小型企业、大型企业，科研单位和实时运算。 IBM的工程师们，包括ACM图灵奖获奖者Fred Brooks在内，都以为能够创立一套新的ISA，将这四套ISA有用一致同来。

这需求一套技能处理方案，让核算8位数据途径的廉价核算机和核算64位数据途径的贵重核算机能够同享一个ISA。数据途径（data path）是处理器的“肌肉”，由于这部分担任履行算法，但相对简略“加宽”或“缩小”。其时和现在核算机规划人员一起面对的最大应战是处理器的“大脑”，即操控硬件。受软件编程的启示，核算机前驱人物、图灵奖取得者莫里斯·威尔克斯提出了简化操控流程的思路。操控部分被指定为一个二维数组，他称之为“操控存储”。数组的每一列对应一条操控线，每一行都是微指令，写微指令的操作称为微编程。操控存储包括运用微指令编写的ISA解说器，因而履行一个传统指令需求多个微指令完结。操控存储经过内存完结，这比运用逻辑门的本钱要低得多。

此表列出了IBM于1964年4月7日发布的新360体系的四种类型的指令集。四种类型之间。数据途径相差8倍，内存容量相差16倍，时钟速率相差近4倍，而功用相差50倍，其间最贵重的机型M65具有最大空间的操控存储，由于更杂乱的数据途径需求运用更多的操控线。由于硬件更简略，本钱最低的机型M30的操控存储空间最小，但由于它们需求更多的时钟周期来履行360体系指令，因而需求有更多的微指令。

经过微程序规划，IBM以为新的ISA将能够彻底改动核算职业，赢得未来。 IBM操控了其时的核算机商场，55年前诞生的IBM大型机，其子孙产品现在每年仍能为IBM带来100亿美元的收入。

现在看来，虽然商场对技能问题做出的评判还不行完善，但由于硬件体系架构与商用核算机之间的密切联系，商场终究成为核算机架构立异的是否成功的关键性要素，这些立异往往需求工程人员方面的很多投入。

集成电路，CISC，432,8086，IBM PC。当核算机开端运用集成电路时，摩尔规律意味着操控存储或许变得更大。更大的内存能够运转更杂乱的ISA。1977年，数字设备公司（Digital Equipment）发布的VAX-11/780机型的操控存储巨细到达5120 word×96 bit，而其之前的类型仅为256 word×56 bit。

一些制作商挑选让选定的客户添加名为“可写操控存储”（WCS）的自界说功用来进行微程序规划。最著名WCS核算机是Alto，这是图灵奖取得者Chuck Thacker和Butler Lampson以及他们的搭档们于1973年为Xerox Palo Alto研讨中心规划制作的。它是榜首台个人核算机，运用榜首台位映射显现器和榜首个以太局域网。用于支撑新显现器和网络的设备操控器是存储在4096 word×32 bit WCS中的微程序。

微处理器在20世纪70年代仍处于8位年代（如英特尔的8080处理器），首要选用汇编言语编程。各家企业的规划师会不断参加新的指令来逾越竞赛对手，经过汇编言语展现他们的优势。

戈登·摩尔以为英特尔的下一代指令集架构将能够接连英特尔的生命，他聘请了大批聪明的核算机科学博士，并将他们送到波特兰的一个新工厂，以打造下一个巨大的指令集架构。英特尔开端推出8800处理器是一个雄心壮志的核算机架构项目，适用于任何年代，它具有32位寻址才能、面向对象的体系结构，可变位的长指令，以及用其时新的编程言语Ada编写的自己的操作体系。

图1 IBM 360系列机型的参数，IPS意为“每秒操作数”

这个雄心壮志的项目迟迟不能退出，这迫使英特尔急迫改动方案，于1979年推出一款16位微处理器。英特尔为新团队供给了52周的时刻来开发新的“8086”指令集，并规划和构建芯片。由于时刻急迫，规划ISA部分仅仅花了3周时刻，首要是将8位寄存器和8080的指令集扩展到了16位。团队终究按方案完结了8086的规划，但产品发布后简直没有声势浩大的宣扬。

英特尔很走运，其时IBM正在开发一款旨在与Apple II竞赛的个人核算机，正需求16位微处理器。 IBM一度对摩托罗拉的68000型感爱好，它具有类似于IBM 360的指令集架构，但与IBM急进的方案比较显得落后。IBM转而运用英特尔8086的8位总线版别处理器。IBM于1981年8月12日宣告推出该机型，估计到1986年能够卖出25万台，成果终究在全球卖出了1亿台，未来远景一片光亮。

英特尔的8800项目更名为iAPX-432，终究于1981年发布，但它需求多个芯片，而且存在严峻的功用问题。该项目在1986年停止，此前一年，英特尔将寄存器从16位扩展到32位，在80386芯片中扩展了8086指令集架构。摩尔的猜测是正确的，这个指令集的确和英特尔一向存续下来，但商场却挑选了急迫赶工的产品8086，而不是英特尔寄予厚望的iAPX-432，这对摩托罗拉68000和iAPX-432的架构师来讲，都是个实际的经历，商场永远是没有耐性的。

从杂乱指令集核算机到精简指令集核算机。 20世纪80年代初期，对运用大型操控存储中的大型微程序的杂乱指令集核算机（CISC）的相关问题进行过几项查询。Unix的广泛运用，证明连操作体系都能够运用高档言语，所以关键问题便是：“编译器会产生什么指令？”而不是“程序员运用什么汇编言语？”软硬件交互手法的显着前进，为架构立异创造了时机。

图灵奖取得者John Cocke和他的搭档为小型核算机开发了更简略的指令集架构和编译器。作为一项试验，他们从头定位了研讨编译器，只运用简略的寄存器-寄存器操作和IBM 360指令集加载存储数据传输，避免了运用更杂乱的指令。他们发现，运用简略子集的程序运转速度前进了三倍。 Emer和Clark发现，20％的VAX指令需求60％的微代码，仅占履行时刻的0.2％。Patterson发现，假如微处理器制作商要遵从大型核算机的CISC指令集规划，就需求一种办法来修正微代码过错。

Patterson就此问题写了一篇论文，但被《核算机》期刊拒稿。审稿人以为，构建具有ISA的微处理器是一个糟糕的主意，由于这需求在现场进行修正。这让人置疑，CISC 指令集对微处理器的价值终究有多大。具有挖苦意味的是，现代CISC微处理器的确包括微代码修正机制，但这篇论文被拒的首要成果是，鼓励了他开端研讨面向微处理器的精简指令集，即杂乱度较低的指令集架构，以及运用精简指令集的核算机（RISC）。

这些观念的产生，以及由汇编言语向高档言语的改变，为CISC向RISC的过渡创造了条件。首要，RISC指令经过简化，因而不再需求微代码解说器。 RISC指令一般与微指令相同简略，硬件能够直接履行。其次，曾经用于CISC 指令集的微代码解说器的快速存储器被从头用作RISC指令的高速缓存。（缓存是一个小而快速的内存，用于缓冲最近履行的指令，由于这类指令很快就会被再次调用。）第三，依据Gregory Chaitin的图上色方案的寄存器分配器，使编译器能够更简易、高效地运用寄存器，终究，摩尔规律意味着在20世纪80年代能够诞生有满意数量的晶体管的芯片，能够包容一个完好的32位数据途径、指令集和数据高速缓存。

在今日的“后PC年代”，x86芯片的出货量自2011年到达峰值以来，每年下降近10％，而选用RISC处理器的芯片出货量则飙升至200亿。

下图别离为1982年和1983年在加州大学伯克利分校和斯坦福大学开发的RISC-I8和MIPS12微处理器，表现出了RISC的长处。这些芯片终究于1984年在IEEE世界固态电路会议上宣告。这是一个了不得的时刻，伯克利和斯坦福的一些研讨生也能够构建微处理器了，能够说比职业界的产品更优异。

图2 由加州大学伯克利分校开发的RISC-I8和斯坦福大学开发的MIPS12微处理器

这些由学术安排开发的芯片，鼓励了许多企业开端发力RISC微处理器，并成为尔后15年中开展最快的范畴。其原因是处理器的功用公式：

时刻/程序=操作数/程序x（时钟周期）/指令x时刻/（时钟周期）

DEC公司的工程师后来标明，更杂乱的CISC指令集每个程序履行的操作数大约为RISC的75%履行大约75％，不过在类似的技能下，CISC每个指令履行时刻约为五到六个时钟周期，使RISC微处理器的运算速度是CISC的大约4倍。

20世纪80年代时，这些内容还没有进入核算机体系结构的书中，所以咱们在1989年编写《核算机架构：定量办法》（ Computer Architecture: AQuantitative Approach）一书。本书的主题是运用丈量和基准测验来对核算机架构进行量化评价，而不是更多地依靠于架构师的直觉和经历，就像曩昔相同。咱们运用的定量办法也得益于图灵奖得主高德纳（Donald Knuth）关于算法的作品内容的启示。

VLIW，EPIC，Itanium。指令集架构的下一次立异企图一起惠及RISC和CISC，即超长指令字（VLIW）和显式并行指令核算机（EPIC）的诞生。这两项创造由英特尔和惠普一起命名的，在每条指令中运用绑缚在一同的多个独立操作的宽指令。VLIW和EPIC的拥护者以为，假如用一条指令能够指定六个独立的操作——两次数据传输，两次整数操作和两次浮点操作，编译器技能能够有用地将这些操作分配到六个指令槽中，硬件架构就能够变得更简略。与RISC办法相同，VLIW和EPIC的意图是将作业负载从硬件搬运到编译器上。

英特尔和惠普协作规划了一款依据EPIC理念的64位处理器Itanium，想用其替代32位x86处理器并对其抱了很高的期望，但实际情况与他们的前期预期并不相符。虽然EPIC办法适用于高度结构化的浮点程序，但在可猜测性较低的缓存或的分支整数程序上很难完结高功用。正如高德纳后来所指出的那样：“Itanium的想象十分棒，但现实证明满意这种想象的编译器底子上不或许写出来。” 开发人员注意到Itanium的愚钝和功用欠安，将用生不逢辰的游轮“Titanic”其重命名为“Itanic”。不过，商场再次失去了耐性，终究64位版别的x86成为32位x86的继承者，没有轮到Itanium。

不过一个好消息是，VLIW在较窄的运用程序与小程序上，包括数字信号处理使命中留有一席之地。

PC和后PC年代的RISC vs. CISC

AMD和英特尔运用500人的规划团队和先进的半导体技能，缩小了x86和RISC之间的功用间隔。相同，遭到流水线化简略指令vs.杂乱指令的功用优势的启示，指令解码器在运转中将杂乱的x86指令转化成类似RISC的内部微指令。AMD和英特尔随后将RISC微指令的履行流程化。RISC的规划人员为了功用所提出的任何主意，例如阻隔指令和数据缓存、片上二级缓存、deep pipelines以及一起获取和履行多条指令等，都能够集成到x86中。在2011年PC年代的巅峰时期，AMD和英特尔每年大约出货3.5亿台x86微处理器。PC职业的高产量和低利润率也意味着价格低于RISC核算机。

考虑到全球每年售出数亿台个人电脑，PC软件成为了一个巨大的商场。虽然Unix商场的软件供货商会为不同的商业RISC ISA (Alpha、HP-PA、MIPS、Power和SPARC)供给不同的软件版别，但PC商场只要一个ISA，因而软件开发人员发布的“紧缩打包”软件只能与x86 ISA兼容。更大的软件根底、类似的功用和更低的价格使得x86在2000年之前一起操控了台式机和小型服务器商场。

Apple公司在2007年推出了iPhone，创始了后PC年代。智能手机公司不再购买微处理器，而是运用其他公司的规划(包括ARM的RISC处理器)，在芯片上构建自己的体系(SoC)。移动设备的规划者不只重视功用，而且重视晶格面积和动力功率，这对CISC ISA晦气。此外，物联网的到来大大添加了处理器的数量，以及在晶格巨细、功率、本钱和功用方面所需的权衡。这种趋势添加了规划时刻和本钱的重要性，进一步晦气于CISC处理器。在今日的后PC年代，x86的出货量自2011年到达峰值以来每年下降近10%，而选用RISC处理器的芯片的出货量则飙升至200亿。今日，99%的32位和64位处理器都是RISC。

总结上面的前史回忆，咱们能够说商场现已处理了RISC-CISC的争辩；CISC赢得了PC年代的后期阶段，但RISC正在赢得整个后PC年代。几十年来，没有呈现新的CISC ISA。令咱们吃惊的是，今日在通用处理器的最佳ISA准则方面的一致依然是RISC，虽然间隔它们的推呈现已曩昔35年了。

处理器架构当时的应战

虽然上一节的要点是指令集体系结构(ISA)的规划，但大多数核算机架构师并不规划新的ISA，而是在当时的完结技能中完结现有的ISA。自20世纪70年代末以来，技能的挑选一向是依据金属氧化物半导体(MOS)的集成电路，首要是n型金属氧化物半导体(nMOS)，然后是互补金属氧化物半导体(CMOS)。MOS技能惊人的改进速度(Gordon Moore的猜测中现已说到这一点)现已成为驱动要素，使架构师能够规划更活泼的办法来完结给定ISA的功用。摩尔在1965年26年的开端猜测要求晶体管密度每年翻一番;1975年，他对其进行了修订，估计每两年翻一番。这终究被称为摩尔规律。由于晶体管密度呈二次添加，而速度呈线性添加，架构师们运用了更多的晶体管来前进功用。

摩尔规律和 Dennard Scaling的完结

虽然摩尔规律现已存在了几十年(见图2)，但它在2000年左右开端放缓，到2018年，摩尔的猜测与现在的才能之间的间隔大约是15倍。现在的预期是，跟着CMOS技能挨近底子极限，间隔将持续扩展。

图2：每片英特尔微处理器的晶体管与摩尔规律的不同

与摩尔规律相伴而来的是罗伯特·登纳德(Robert Dennard)的猜测，称为“登纳德缩放份额”(Dennard Scaling)。该规律指出，跟着晶体管密度的添加，每个晶体管的功耗会下降，因而每平方毫米硅的功耗简直是稳定的。由于硅的核算才能跟着每一代新技能的开展而前进，核算机将变得愈加节能。Dennard Scaling在2007年开端显着放缓，到2012年简直变为零(见图3)。

图3：Transistors per chip and power per mm2.

在1986年到2002年之间，指令级并行(ILP)的开发是前进功用的首要架构办法，而且跟着晶体管速度的前进，每年的功用添加大约50%。Dennard Scaling的完毕意味着架构师有必要找到更有用的办法来运用并行性。

要了解为什么ILP的添加会导致更大的功率低下，能够考虑一个像ARM、Intel和AMD这样的现代处理器中心。假定它有一个15-stage的pipeline，每个时钟周期能够宣告四条指令。因而，它在任何时刻都有多达60条指令在pipeline中，包括大约15个分支，由于它们代表了大约25%的履行指令。为了使pipeline坚持完好，需求猜测分支，并估测地将代码放入pipeline中以便履行。投机性的运用是ILP功用和功率低下的本源。当分支猜测完美时，估测能够前进功用，但简直不需求额定的动力本钱——甚至能够节省动力——可是当它“过错地猜测”分支时，处理器有必要丢掉过错估测的指令，它们的核算作业和能量就被糟蹋了。处理器的内部状况也有必要康复到过错猜测分支之前的状况，这将花费额定的时刻和精力。

要了解这种规划的应战性，请考虑正确猜测15个分支的成果的难度。假如处理器架构师期望将糟蹋的作业约束在10%的时刻内，那么处理器有必要在99.3%的时刻内正确猜测每个分支。很少有通用程序具有能够如此精确猜测的分支。

为了了解这些糟蹋的作业是怎么累加起来的，请考虑下图中的数据，其间显现了有用履行但由于处理器的过错估测而被糟蹋的指令的部分。在Intel Core i7上，这些基准测验均匀糟蹋了19%的指令。

图4

可是，糟蹋的能量更大，由于处理器在估测过错时有必要运用额定的能量来康复状况。这样的衡量导致许多人得出结论，架构师需求一种不同的办法来完结功用改进。多核年代就这样诞生了。

多核将辨认并行性和决议怎么运用并行性的职责搬运给程序员和言语体系。多核并不能处理由于登纳德缩放份额规律完毕而加重的节能核算的应战。不管有源堆芯对核算的奉献是否有用，有源堆芯都会耗费能量。

一个首要的妨碍是Amdahl规律，它指出并行核算机的加快遭到接连核算部分的约束。为了了解这一调查的重要性，请考虑下图，其间显现了假定串行履行的不同部分(其间只要一个处理器处于活动状况)，在最多64个内核的情况下，运用程序的运转速度要比单个内核快得多。例如，当只要1%的时刻是串行的，64处理器装备的加快大约是35。不幸的是，所需的功率与64个处理器成正比，因而大约45%的能量被糟蹋了。

图5

当然，实在的程序有更杂乱的结构，其间部分答应在任何给定的时刻点运用不同数量的处理器。虽然如此，定时通讯和同步的需求意味着大多数运用程序的某些部分只能有用地运用一部分处理器。虽然Amdahl规律已有50多年的前史，但它依然是一个困难的妨碍。

跟着Dennards Scaling规律的完毕，芯片上内核数量的添加意味着功率也在以简直相同的速度添加。不幸的是，进入处理器的能量也有必要以热量的方式被移除。因而，多核处理器遭到热耗散功率(TDP)的约束，即封装和冷却体系能够移除的均匀功率。虽然一些高端数据中心或许会运用更先进的软件包和冷却技能，但没有电脑用户乐意在办公桌上装置一个小型热交换器，或许在背上装置散热器来冷却手机。TDP的约束直接导致了“暗硅”年代，处理器会下降时钟速率，封闭闲暇内核以避免过热。另一种看待这种办法的办法是，一些芯片能够从头分配他们名贵的权利，从闲暇的中心到活泼的。

一个没有Dennards Scaling，摩尔规律减速、Amdahl规律彻底有用的年代，意味着低功率约束了功用的前进，每年只要几个百分点的前进(见图6)。完结更高的功用改进需求新的架构办法，更有用地运用集成电路功用。在评论了现代核算机的另一个首要缺陷后，咱们将回到或许起作用的办法上来。

图6

被忽视的安全问题

20世纪70年代，处理器架构师将要点放在经过保护环等概念来增强核算机安全性上。这些架构师充沛认识到大多数过错将呈现在软件中，可是他们信任架构支撑能够供给协助。这些特性在很大程度上没有被操作体系所选用，这些操作体系被有意地会集在所谓的良性环境中(比方个人电脑)，而且本钱很高，所以很快被抛弃了。在软件社区中，许多人以为正式验证机制和微内核这样的技能，将为构建高度安全的软件供给有用的机制。惋惜的是，规划化软件体系和对功用的寻求，使得这些技能无法跟上处理器的功用。其成果是，大型软件体系依然存在许多安全缺陷，由于在线个人信息的很多添加，以及云核算的大规划运用，这种缺陷的影响被进一步扩大了。

虽然核算机架构师们安全性的重要认识方面开展缓慢，但他们也现已开端为虚拟机和加密硬件供给安全支撑。惋惜的是，这也或许为不少处理器带来了一个不知道、但重要的安全缺陷。尤其是，Meltdown和Spectre安全缺陷导致了新的缝隙，这些缝隙会运用微架构中的缝隙，使得原本受保护的信息敏捷走漏。Meltdown和Spectre运用所谓的侧通道进犯（Side-channel attacks），经过调查使命所需时刻，将ISA等级上不行见的信息转化为时刻上可见的特点，然后走漏信息。

2018年，研讨人员展现了怎么运用Spectre的变种在网络上走漏信息，而进犯者并不需求将代码加载到方针处理器上。虽然这种被称为NetSpectre的进犯走漏信息速度很慢，但它能够让同一局域网(或云中的同一集群)上的任何机器遭到进犯，这又产生了许多新的缝隙。随后有陈述称发现了虚拟机体系结构中的别的两个缝隙。其间一种被称为“预见”(hadow)，能够浸透英特尔旨在保护高风险数据(如加密密钥)的安全机制。尔后每月都有新的缝隙被发现。

侧通道进犯并不新鲜，但在前期，软件缺陷导致这种进犯往往能够成功。在Meltdown和Spectre和其他进犯中，导致受保护信息走漏的是硬件完结中的一个缺陷。处理器架构师在怎么界说ISA的正确完结上存在底子的困难，由于规范界说中并没有阐明履行指令序列对功用的影响，仅仅阐明晰履行指令的ISA可见的体系结构状况。处理器架构师们需求从头考虑ISA的正确完结的界说，以防备此类安全缺陷。一起，架构师们应该从头考虑他们对核算机安全性的重视程度，以及怎么与软件规划人员协作来打造更安全的体系。从现在来看，架构师过于依靠于信息体系，并不乐意将安全性问题视为规划时的首要重视焦点。

核算机体系结构新时机

“咱们面前的一些令人拍案叫绝的时机被伪装成不行处理的问题。” ——John Gardner，1965年

通用处理器固有的低功率，不管是由ILP技能仍是多核所造成的，加上登纳德缩放规律(Dennard Scaling)和摩尔规律的完结，使咱们以为处理器架构师和规划人员在一般情况下难以持续坚持通用处理器功用完结显着的前进。而鉴于前进处理器功用以完结新的软件功用的重要性，咱们有必要要问：还有哪些其他可行的办法？

有两个很清楚的时机，以及将两者结合起来所创造出的第三个时机。首要，现有的软件构建技能广泛运用具有动态类型和存储办理的高档言语。不幸的是，这些言语的可解说性和履行功率往往十分低。Leiserson等人用矩阵乘法运算为例来阐明这种低功率。如图7所示，简略地用动态高档言语Python重写C言语代码，将功用前进了47倍。运用多核并行循环处理将功用前进了大约7倍。优化内存布局前进缓存运用率，将功用前进了20倍，终究，运用硬件扩展来履行单指令多数据（SIMD）并行操作每条指令能够履行16个32位操作，让功用前进了9倍。总而言之，与原始Python版别比较，终究的高度优化版在多核英特尔处理器上的运转速度前进了62,000倍。这当然仅仅一个小的比如，程序员应该运用优化后的代码库。虽然它夸张了一般的功用间隔，但有许多软件都能够完结这样功用100倍到1000倍的前进。

一个风趣的研讨方向是关于是否能够运用新的编译器技能来缩小某些功用间隔，这或许有助于体系结构的增强。虽然高效编译和完结Python等高档脚本言语的难度很大，但潜在的收益也是巨大的。哪怕编译功用前进25％的潜在收益都或许使Python程序运转速度前进数十甚至数百倍。这个简略的比如阐明晰在重视程序员功率的现代言语与传统办法之间有多大的间隔。

范畴特定结构(DAS)。一个愈加以硬件为中心的办法，是规划针对特定问题域定制的体系结构，并为该范畴供给显着的功用（和能效）增益，这也被称之为“范畴特定结构”（DSA），是一种为特定范畴可编程且一般是图灵完好的，但针对特定运用程序类别进行了定制。从这个意义上说，DSA与专用集成电路（ASIC）不同，后者一般用于单一功用，代码很少产生变化。DSA一般称为加快器，由于与在通用CPU上履行整个运用程序比较，它们只会加快某些运用程序。此外，DSA能够完结更好的功用，由于它们更靠近运用程序的需求；DSA的比如包括图形处理单元（GPU），用于深度学习的神经网络处理器和用于软件界说网络（SDN）的处理器。

DSA能够完结更好的功用和更高的能效，首要有以下四个原因：

首要也是最重要的一点，DSA运用了特定范畴中更有用的并行方式。例如，单指令多数据并行（SIMD）比多指令多数据（MIMD）更有用，由于它只需求获取一个指令流而且处理单元以锁步操作。虽然SIMD不如MIMD灵敏，但它很适宜许多DSA。DSA也能够运用VLIW办法来完结ILP，而不是估测性的无序机制。如前所述，VLIW处理器与通用代码不匹配，但由于操控机制更简略，因而关于数量有限的几个范畴更为有用。特别是，大多数高端通用处理器都是乱序超标量履行，需求杂乱的操控逻辑来发动和完结指令。相反，VLIW在编译时会进行必要的剖析和调度，这十分适用于运转显式并行程序。

其次，DSA能够更高效地运用内存层次结构。正如Horowitz所指出的，内存拜访比加减核算本钱要高得多。例如，拜访32K字节缓存块所需的能量本钱比32位整数相加高约200倍。这种巨大的差异使得优化存储器拜访关于完结高能效至关重要。通用处理器在运转代码的时分，存储器拜访往往表现出空间和时刻局部性，但这在编译时十分难以猜测。因而，CPU运用多级高速缓存来添加带宽，并躲藏相对较慢的片外DRAM的推迟。这些多级高速缓存一般耗费大约一半的处理器能量，但简直都不需求对片外DRAM的全部拜访，导致这些拜访需求大约10倍于终究一级高速缓存拜访的能量。

缓存有两大显着缺陷：

数据集十分大时：当数据集十分大而且时刻或空间方位较低时，缓存底子不能很好作业；当缓存作业得很好时：当缓存运转杰出时，方位十分高，这意味着，依据界说，大多数缓存大部分时刻都处于闲暇状况。

在编译时能够很好地界说和发现运用程序中的内存拜访形式，这关于典型的DSL来说是正确的，程序员和编译器能够比动态分配缓存，更好地优化内存的运用。因而，DSA一般运用由软件清晰操控的动态分层存储器，类似于矢量处理器的操作。关于适宜的运用，用户操控的存储器能够比高速缓存耗费更少的能量。

第三，DSA能够适度运用较低的精度。通用CPU一般支撑32位和64位整数和浮点（FP）数据。机器学习和图形学中的许多运用不需求核算得这样精确。例如，在深度神经网络（DNN）中，推理一般运用4位，8位或16位整数，然后前进数据和核算吞吐量。相同，关于DNN练习运用，FP很有用，但32位满意了，一般16位就行。

终究，DSA获益于以范畴特定言语（DSL）编写的方针程序，这些程序能够运用更多的并行性，改进内存拜访的结构和表明，并使运用程序更有用地映射到特定范畴处理器。

范畴特定言语

DSA要求将高档运算融入到体系结构里，但测验从Python，Java，C或Fortran等通用言语中提取此类结构和信息实在太难了。范畴特定言语（DSL）支撑这一进程，并能有用地对DSA进行编程。例如，DSL能够使向量、密布矩阵和稀少矩阵运算显式化，使DSL编译器能够有用地将将运算映射到处理器。常见的DSL包括矩阵运算言语Matlab，编程DNN的数据流言语TensorFlow，编程SDN的言语P4，以及用于指定高档改换的图画处理言语Halide。

运用DSL的难点在于怎么坚持满意的架构独立性，使得在DSL中编写的软件能够移植到不同的架构，一起还能够完结将软件映射到底层DSA的高功率。例如，XLA体系将Tensorflow编译到运用Nvidia GPU和张量处理器单元（TPU）的异构处理器。权衡DSA的可移植性以及功率是言语规划人员、编译器创立者和DSA架构师面对的一项风趣的研讨应战。

DSA TPU v1。以Google TPU v1作为DSA的一个比如，Google TPU v1旨在加快神经网络推理。TPU自2015年开端投入出产，运用规划从查找查询到言语翻译再到图画辨认，再到DeepMind的围棋程序AlphaGo和通用棋类程序AlphaZero，其方针是将深度神经网络推理的功用和能效前进10倍。

如图8所示，TPU的安排架构与通用处理器彻底不同。

总结

咱们考虑了两种不同的办法，经过前进硬件技能的运用功率来前进程序运转功用：首要，经过前进现代高档言语的编译功用；其次，经过构建范畴特定体系结构，能够大大前进功用和功率。DSL是另一个怎么改进支撑DSA等架构立异的硬件/软件接口的比如。经过这些办法取得显着功用前进。在职业横向结构化之前，需求在跨笼统层次上笔直集成并做出规划决议方案，这是核算机前期作业的首要特征。在这个新年代，笔直整合变得愈加重要，能够核对和进行杂乱权衡及优化的团队将会获益。

这个时机现已引发了架构立异的激增，招引了许多竞赛性的架构理念：

Nvidia GPU运用许多内核，每个内核都有大型寄存器文件，许多硬件线程和缓存；Google TPU依靠于大型二维缩短倍增器和软件操控的片上存储器；FPGA，微软在其数据中心布置了现场可编程门阵列（FPGA），它能够依据神经网络运用进行定制；CPU，英特尔供给的CPU具有许多内核，这些内核经过大型多级缓存和一维SIMD指令（微软运用的FPGA）以及更挨近TPU而不是CPU的新式神经网络处理器得到增强。

除了这些大型企业外，还有数十家创业公司正在寻求自己的途径。为了满意不断添加的需求，体系结构规划师正在将数百到数千个此类芯片互连，构成神经网络超级核算机。

DNN架构的这种雪崩使核算机架构变得风趣。在2019年很难猜测这些方向中哪些（或许即便有）会赢，但商场肯定会终究处理技能以及架构争议。

敞开式架构

受开源软件成功的启示，核算机体系结构中的第二个时机是开源的ISA。要创立一个“面向处理器的Linux”，该范畴需求职业规范的开源ISA，这样社区就能够创立开源内核(除了具有专有内核的单个公司之外)。假如许多安排运用相同的ISA规划处理器，那么更大的竞赛或许会推进更快的立异。方针是为芯片供给处理器，本钱从几美分到100美元不等。

榜首个比如是RISC-V（称为“RISC Five”），这是加州大学伯克利分校开发的第五个RISC架构。RISC-V的社区在RISC-V基金会(http://riscv.org/)的办理下保护体系结构。开源答应ISA在揭露的场景下产生演化，在决议方案终究确认之前，由硬件和软件专家进行协作。

RISC-V是一个模块化的指令集。一小部分指令运转完好的开源软件栈，然后是可选的规范扩展规划器，规划人员能够依据需求包括或省掉这些扩展。这个根底包括32位和64位版别。RISC-V只能经过可选扩展来开展；即便架构师不接受新的扩展，软件仓库仍能够很好的运转。

专有架构一般需求向上的二进制兼容性，这意味着当处理器公司添加新特性时，全部在此之后的处理器也有必要包括这些新特性。而RISC-V则不是如此，全部增强功用都是可选的，假如运用程序不需求，能够删去。以下是迄今为止的规范扩展名，运用的是代表其全名的缩写：

M. Integer multiply/divide；A. Atomic memory operations；F/D. Single/double-precision floating-point；C. Compressed instructions。

RISC-V的第三个显着特征是ISA的简略性。虽然难以量化，但这里有两个与ARM公司同期开发的ARMv8架构的比较：

更少的指令。RISC-V的指令要少得多。在根底版别中只要50个，在数量和性质上与开端的RIS-i惊人地类似。剩余的规范扩展(M，A，F和D)添加了53条指令，再加上C又添加了34条，合计137条。而ARMv8有500多条。更少的指令格局。 RISC-V的指令格局少了六个，而ARMv8至少有14个。

简略性减少了规划处理器和验证硬件正确性的作业量。由于RISC-V的方针规划从数据中心芯片到物联网设备，因而规划验证或许是开发本钱的重要组成部分。

第四，RISC-V是一个全新的规划。与榜首代RISC架构不同，它避免了微架构或依靠技能的特性(如推迟分支和推迟加载)，也避免了被编译器技能的前进所替代的立异(如注册窗口)。

终究，RISC-V经过为自界说加快器保存很多的操作码空间来支撑DSA。

除了RISC-V之外，英伟达还(在2017年)宣告了一种名为NVDLA的免费敞开架构，这是一种可弹性、可装备的机器学习揣度DSA。装备选项包括数据类型(int8、int16或fp16)和二维乘法矩阵的巨细。模具尺度从0.5 mm2到3 mm2不等，功率从20毫瓦到300毫瓦不等。ISA、软件仓库和完结都是敞开的。

敞开的简略体系结构与安全性是协同的。

首要，安全专家不信任经过“躲藏”完结的安全性，因而完结开源很有招引力，而开源的完结需求敞开的体系结构。

相同重要的是，添加能够环绕安全架构进行立异的人员和安排的数量。专有架构约束了职工的参加，可是敞开架构答应学术界和业界全部最优异的“脑筋”来协助一起完结安全性。

终究，RISC-V的简略性使得它的完结更简略查看。

此外，敞开的架构、完结和软件栈，加上FPGA的可塑性，意味着架构师能够在线布置和评价新的处理方案，并每周迭代它们，而不是每年迭代一次。虽然FPGA比定制芯片慢10倍，但这种功用依然足以支撑在线用户。

咱们期望敞开式架构成为架构师和安全专家进行硬件/软件协同规划的模范。

轻量级硬件开发

由Beck等人编撰的《轻量级软件开发》(The Manifesto for Agile Software Development，2011)彻底改动了软件开发方式，克服了瀑布式开发中传统的具体方案和文档的频频失利。小型编程团队在开端下一次迭代之前快速开发作业原型(但不完好)并取得了客户反应。轻量级开发的scrum版别汇集了5到10个程序员的团队，每次迭代履行需两到四周的冲刺。

再次遭到软件成功的启示，第三个时机是轻量级硬件开发。关于架构师来说，好消息是现代电子核算机辅助规划(ECAD)东西前进了笼统等级，然后支撑轻量级开发，而这种更高的笼统等级添加了规划之间的重用。

但从规划芯片到得到用户反应的几个月之间，像轻量级软件开发那样请求“硬件四周的冲刺”似乎是不合理的。

下图概述了轻量级开发办法怎么经过在恰当的等级上更改原型来作业。

最内层是一个软件模拟器，假如模拟器能够满意迭代，那么这一环节是进行更改最简略和最快的当地。下一级是FPGA，它的运转速度比一个具体的软件模拟器快数百倍。FPGA能够运转像SPEC那样的操作体系和完好的基准测验，然后能够对原型进行更精确的评价。Amazon Web Services在云中供给FPGA，因而架构师能够运用FPGA，而不需求先购买硬件并树立试验室。为了记载芯片面积和功率的数字，下一个外层运用ECAD东西生成芯片的布局。即便在东西运转之后，在预备出产新的处理器之前，依然需求一些手动过程来细化成果。处理器规划人员将此等级称为“Tape-In”。

前四个等级都支撑为期四周的冲刺。

出于研讨意图，当面积、能量和功用评价是十分精确的时分，咱们能够停在Tape-In这个等级上。可是，这就像跑一场长距离跑，在结尾前100码停了下来，虽然在比赛前做了很多的预备作业，运动员仍是会错失实在跨过结尾线的振奋和满意。硬件工程师与软件工程师比较，其间一个优势是他们能够构建物理的东西。让芯片从头丈量、运转实在的程序并显现给朋友和家人，这是硬件规划的一大趣味。

许多研讨人员以为他们有必要在此环节停下来，由于制作一个芯片的本钱着实太高了。当规划规划较小的时分，它们出奇的廉价：只需14,000美元即可订货100个1-mm2芯片。在28nm的规范下，1 mm2的面积包括数百万个晶体管，满意包容一个RISC-V处理器和一个NVLDA加快器。假如规划者的方针是构建一个大型芯片，那么最外层的本钱是极端贵重的，可是架构师能够用小型芯片演示许多新颖的主意。

总结

“黎明前最漆黑。”

——托马斯·富勒，1650

为了从前史的经历中获益，架构师有必要认识到软件立异也能够激起架构师的爱好，前进硬件/软件界面的笼统层次能够带来立异时机，而且商场终究会处理核算机架构的争辩。 iAPX-432和Itanium阐明晰架构出资怎么超越报答，而S/360,8086和ARM供给了长达数十年的高年度报答，而且看不到止境。

登纳德缩放份额规律和摩尔规律的完结，以及规范微处理器功用添加的减速，这些都不是有必要处理的问题，而是公认的现实，而且供给了让人惊叹的时机。

高档、特定于范畴的言语和体系结构，将架构师从专有指令集的链中解放出来，以及大众对改进安全性的需求，将为核算机架构师带来一个新的黄金年代。

在开源生态体系的协助下，轻量级开发的芯片将会令人信服，然后加快商业运用。这些芯片中通用处理器的ISA理念很或许是RISC，它饱尝住了时刻的检测。能够等待与上一个黄金年代相同的快速改进，但这一次是在本钱、动力、安全以及功用方面。

下一个十年将会是一个全新核算机架构的“寒武纪”大迸发，这意味着核算机架构师在学术界和工业界将迎来一个激动人心的年代。

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